Vidéo: LA LOI DE MOORE (Novembre 2024)
Toutes les quelques années, on raconte comment la loi de Moore - l'idée selon laquelle le nombre de transistors dans une zone donnée double tous les deux ans environ - est en train de mourir. De telles histoires existent depuis des décennies, mais nous continuons de voir de nouvelles puces avec plus de transistors toutes les quelques années, à peu près dans les délais.
Par exemple, en février, Intel a lancé une puce à transistors de 4, 3 milliards de dollars appelée Xeon E7v2 ou Ivytown sur une puce de 541 millimètres carrés utilisant son procédé 22 nm. Il y a dix ans, le Xeon haut de gamme d'Intel, connu sous le nom de Gallatin, était une puce 130 nm avec 82 millions de transistors sur une puce de 555 millimètres carrés. Ce n'est pas tout à fait en train de doubler tous les deux ans, mais c'est proche.
Bien sûr, cela ne signifie pas qu'il continuera à fonctionner pour toujours, et en effet, la fabrication de puces subit de grands changements qui affectent à la fois la fabrication et la conception des puces, et tout cela aura des impacts durables sur les utilisateurs.
De toute évidence, il est clair depuis longtemps que les vitesses d'horloge ne sont pas plus rapides. Après tout, Intel a introduit les puces Pentium en 2004 à 3, 6 GHz; Aujourd'hui, le Core i7 haut de gamme de la société fonctionne à 3, 5 GHz avec une vitesse turbo maximale de 3, 9 GHz. (Bien sûr, il y a des gens qui overclockent, mais ça a toujours été le cas.)
Au lieu de cela, les concepteurs ont réagi en ajoutant plus de cœurs aux puces et en augmentant l'efficacité de chaque cœur. Aujourd'hui, même la puce la plus basse que vous pouvez obtenir pour un ordinateur de bureau ou un ordinateur portable est une puce à double cœur, et les versions à quatre coeurs sont monnaie courante. Même dans les téléphones, nous voyons maintenant beaucoup de pièces quad-core et même octa-core.
C'est très bien pour exécuter plusieurs applications en même temps (tâches multiples) ou pour les applications qui peuvent vraiment tirer parti de plusieurs cœurs et threads, mais la plupart des applications ne le font pas encore. Les développeurs - en particulier ceux qui créent des outils de développement - ont passé beaucoup de temps à améliorer le fonctionnement de leurs applications avec plusieurs cœurs, mais de nombreuses applications dépendent encore principalement des performances mono-thread.
En outre, les développeurs de processeurs mettent de plus en plus de cœurs graphiques et d’autres cœurs spécialisés (tels que ceux qui codent ou décodent la vidéo, ou chiffrent ou décryptent des données) au sein d’un processeur d’application, processus que l’industrie qualifie de traitement hétérogène. AMD, Qualcomm et MediaTek ont tous mis en avant ce concept, qui a beaucoup de sens pour certaines choses. Cela contribue certainement à l'intégration en rendant les puces plus petites et moins gourmandes en énergie; et semble parfaitement logique dans les processeurs mobiles - comme l’approche big.LITTLE adoptée par ARM qui associe des cœurs plus puissants mais plus gourmands en énergie à ceux qui ne consomment que peu d’énergie. Pour beaucoup d'entre nous, obtenir des puces moins énergivores pour la même performance, et donc des appareils mobiles dont la charge est plus longue, est un gros problème.
L'utilisation d'un très grand nombre de cœurs, qu'ils soient graphiques ou spécialisés x86, a certainement un impact considérable sur l'informatique haute performance, notamment les cartes Tesla de Nvidia ou Xeon Phi (Knight's Corner) d'Intel. En effet, la plupart des supercalculateurs utilisent aujourd'hui l'une de ces approches. Mais cela ne fonctionne toujours que pour certains types d'utilisations, principalement pour les applications principalement pour les applications qui utilisent des commandes SIMD (instructions simples, données multiples). Pour d’autres choses, cette approche ne fonctionne pas.
Et ce n’est pas seulement que les puces ne peuvent pas courir plus vite. Du côté de la fabrication, il y a d'autres obstacles à la mise en place de plusieurs transistors dans une matrice. Au cours des dix dernières années, nous avons assisté à toutes sortes de nouvelles techniques pour la fabrication de puces, passant du mélange traditionnel de silicium, oxygène et aluminium à de nouvelles techniques telles que le "silicium contraint" (où les ingénieurs étirent les atomes de silicium), en remplacement du des portes avec des matériaux de porte à haute K / métal et, plus récemment, des portes planaires traditionnelles aux portes 3D connues sous le nom de FinFET ou "TriGate" en langage Intel. Les deux premières techniques sont maintenant utilisées par tous les fabricants de puces avancés, les fonderies prévoyant d'introduire les FinFET dans l'année à venir, après le lancement d'Intel en 2012.
Une solution de remplacement s'appelle FD-SOI (silicium sur isolant totalement épuisé), technique que ST Microelectronics a notamment préconisée, qui utilise une couche isolante mince entre le substrat de silicium et le canal pour permettre un meilleur contrôle électrique des transistors minuscules. théorie offrant de meilleures performances et moins de puissance. Mais jusqu’à présent, il ne semble pas que les grands fabricants de FinFET aient le vent en poupe.
Ces derniers temps, Intel a beaucoup insisté sur son avance en matière de fabrication de puces. En effet, il a commencé à expédier la production en volume de ses microprocesseurs Core sur son processus 22 nm avec la technologie TriGate il y a environ deux ans. Il prévoit d'expédier des produits 14 nm au cours du second semestre. de cette année. Dans le même temps, les grandes fonderies de copeaux prévoient de produire en volume à 20 nm plus tard cette année à l’aide de transistors plans classiques, avec des produits de 14 ou 16 nm avec des FinFET prévus pour l’année prochaine.
Intel a présenté des diapositives montrant à quel point il est en avance sur la densité de puces, comme celle-ci depuis le jour de son analyste:
Mais les fonderies sont en désaccord. Voici une diapositive du dernier appel de TSMC à l'intention des investisseurs, affirmant qu'elle pourrait combler l'écart l'année prochaine.
Évidemment, seul le temps nous le dira.
En attendant, il est plus difficile d'obtenir des tailles de matrice plus petites avec les outils de lithographie traditionnels utilisés pour graver les lignes dans la puce de silicium. La lithographie par immersion, utilisée par l'industrie depuis des années, a atteint sa limite. Les vendeurs se tournent maintenant vers le "double motif" ou même davantage de passes pour obtenir des dimensions plus fines. Bien que nous ayons constaté quelques progrès ces derniers temps, le mouvement tant attendu vers la lithographie par ultraviolets extrêmes (EUV), qui devrait offrir un contrôle plus précis, reste dans des années.
Des éléments comme les FinFET et la configuration multiple aident à créer la prochaine génération de puces, mais à des coûts croissants. En effet, un certain nombre d’analystes estiment que le coût par transistor de la production à 20 nm ne représente peut-être pas une amélioration par rapport au coût à 28 nm, en raison de la nécessité de la double configuration. Et les nouvelles structures telles que les FinFET seront probablement aussi plus chères, du moins au début.
En conséquence, de nombreux fabricants de puces envisagent des méthodes encore plus exotiques pour améliorer la densité, même si les techniques traditionnelles de la loi de Moore ne fonctionnent pas.
La mémoire flash NAND utilise la technologie de traitement la plus avancée, ce qui pose déjà de sérieux problèmes avec la mise à l'échelle horizontale conventionnelle. La solution consiste à créer des chaînes NAND verticales. Les cellules de mémoire individuelles ne deviendront pas plus petites, mais comme vous pouvez en empiler un grand nombre - toutes sur le même substrat - vous obtenez une densité beaucoup plus grande dans le même encombrement. Par exemple, une puce NAND 3D à 16 couches fabriquée sur un processus de 40 nm serait à peu près équivalente à une puce NAND 2D classique fabriquée sur un processus de 10 nm (le processus le plus avancé actuellement utilisé est de 16 nm). Samsung affirme déjà fabriquer son V-NAND (Vertical-NAND). Toshiba et SanDisk suivront avec ce qu’il appelle p-BiCS. Micron et SK Hynix développent également une NAND 3D, mais semblent se concentrer sur la NAND 2D standard pour les deux prochaines années.
Notez que ce n’est pas la même chose que l’empilement de puces 3D. La mémoire DRAM frappe également un mur de mise à l'échelle, mais son architecture est différente et nécessite un transistor et un condensateur dans chaque cellule. La solution consiste ici à empiler plusieurs puces de mémoire DRAM fabriquées les unes sur les autres, à percer des trous dans les substrats, puis à les connecter à l'aide d'une technologie appelée through-silicon-vias (TSV). Le résultat final est le même - une densité plus élevée dans un encombrement réduit - mais il s’agit davantage d’un processus de conditionnement avancé que d’un nouveau processus de fabrication. L’industrie envisage d’utiliser cette même technique pour empiler de la mémoire au-dessus de la logique, non seulement pour réduire l’empreinte au sol, mais également pour améliorer les performances et réduire la consommation électrique. Une solution qui a beaucoup retenu l'attention est le cube de mémoire hybride de Micron. Finalement, l’empilement de puces 3D pourrait être utilisé pour créer de puissantes puces mobiles associant processeurs, mémoire, capteurs et autres composants dans un même package, mais de nombreux problèmes restent à résoudre en ce qui concerne la fabrication, les tests et le fonctionnement de ces systèmes dits hétérogènes. Piles 3D.
Mais c’est la nouvelle génération de techniques dont les fabricants de puces ont parlé qui semble beaucoup plus exotique. Lors des conférences sur les puces, vous entendez beaucoup parler de Directed Self Assembly (DSA), dans lequel de nouveaux matériaux s’assemblent eux-mêmes dans le motif de base d'un transistor, du moins pour une couche d'une puce. Cela ressemble un peu à de la science-fiction, mais je connais un certain nombre de chercheurs qui pensent que ce n’est pas si loin du tout.
Pendant ce temps, d'autres chercheurs étudient une classe de nouveaux matériaux, appelés semi-conducteurs III-V dans des styles de fabrication plus traditionnels. tandis que d'autres étudient différentes structures de semi-conducteurs pour compléter ou remplacer les FinFET, tels que les nanofils.
Une autre méthode de réduction des coûts consiste à réaliser des transistors sur une plaquette plus grande. L'industrie a traversé de telles transitions avant de passer de plaquettes de 200 mm à des plaquettes de 300 mm (environ 12 pouces de diamètre) il y a une dizaine d'années. On parle beaucoup maintenant de passer aux plaquettes de 450 mm, la plupart des grands fabricants de plaquettes et les fournisseurs d'outils créant un consortium pour examiner les technologies nécessaires. Une telle transition devrait réduire les coûts de fabrication, mais entraînerait des coûts d'investissement élevés, car elle nécessiterait de nouvelles usines et une nouvelle génération d'outils de fabrication de puces. Intel possède une usine en Arizona qui serait capable de produire 450 mm, mais a retardé la commande des outils, et de nombreux fournisseurs d’outils retardent également leurs offres, ce qui rend probable la première production réelle de plaquettes de 450 mm. 2019 ou 2020 au plus tôt.
Tout semble devenir plus difficile et plus coûteux. Mais cela a été le cas pour la fabrication de semi-conducteurs depuis le début. La grande question est toujours de savoir si les améliorations des performances et de la densité supplémentaire vontudront les coûts supplémentaires liés à la fabrication.
ISSCC: Extension de la loi de Moore
Comment étendre la loi de Moore était un sujet majeur lors de la conférence ISSCC (International Solid State Circuits) du mois dernier. Mark Horowitz, professeur à l'Université de Stanford et fondateur de Rambus, a déclaré que la raison pour laquelle nous utilisons l'informatique aujourd'hui est parce que l'informatique est devenue peu coûteuse, en raison de la loi de Moore et des règles de Dennard relatives à la mise à l'échelle. Cela a conduit à penser que les appareils informatiques deviendront de moins en moins chers, de plus en plus petits et de plus en plus puissants. (Stanford a tracé les performances des processeurs au fil du temps sur cpudb.stanford.edu).
Mais il a noté que la fréquence d'horloge des microprocesseurs avait cessé de fonctionner vers 2005 parce que la densité de puissance devenait un problème. Les ingénieurs ont atteint une limite de puissance réelle car ils ne pouvaient pas chauffer les puces. Tous les systèmes informatiques ont donc une puissance limitée. Comme il l'a noté, la mise à l'échelle de la puissance, la tension d'alimentation, évolue très lentement.
La première tendance de l'industrie à résoudre ce problème consiste à changer de technologie. "Malheureusement, je ne suis pas optimiste sur le fait que nous allons trouver une technologie pour remplacer la CMOS en informatique", a-t-il déclaré, à la fois pour les problèmes techniques et économiques. Le seul moyen d'augmenter le nombre d'opérations par seconde consiste donc à diminuer la consommation d'énergie par opération, a-t-il déclaré, ajoutant que c'est la raison pour laquelle tout le monde a aujourd'hui des processeurs multicœurs, même dans leurs téléphones portables. Mais le problème est que vous ne pouvez pas continuer à ajouter des cœurs car vous atteignez rapidement un point de rendement décroissant en termes d’énergie de performance et de surface. Les concepteurs de processeurs le savent depuis un certain temps et l’optimisent depuis longtemps.
Horowitz a dit que nous ne devrions pas oublier l'énergie utilisée par la mémoire. Dans sa présentation, il a montré la répartition de l'énergie d'un processeur à 8 cœurs non identifié dans lequel les cœurs du processeur utilisaient environ 50% de l'énergie et la mémoire interne (caches L1, L2 et L3) utilisait l'autre 50%.. Cela n'inclut même pas la mémoire système DRAM externe, qui pourrait représenter 25% de plus de la consommation totale d'énergie du système.
Beaucoup de gens parlent d'utiliser du matériel spécialisé (comme les ASIC), qui peut être mille fois plus performant en termes d'énergie par opération par rapport à un processeur polyvalent. Mais comme le note Horowitz, l’efficacité provient ici en partie du fait qu’il est utilisé pour des applications spécifiques (telles que le traitement de modem, le traitement d’images, la compression et la décompression vidéo) qui n’a pratiquement pas beaucoup accès à la mémoire. C’est la raison pour laquelle l’aide est si généreuse en énergie. Il ne s’agit pas tant de matériel, mais de déplacer l’algorithme dans un espace beaucoup plus restreint.
La mauvaise nouvelle est que cela signifie que les applications que vous pouvez créer sont restreintes. La bonne nouvelle est que vous pourrez peut-être créer un moteur plus général capable de gérer ce type d'applications avec une "localité haute", ce qui signifie qu'ils n'ont pas besoin d'accéder à la mémoire. Il appelle cela le modèle de calcul très local et les "applications de gabarit" qui peuvent y être exécutés. Cela nécessite bien sûr un nouveau modèle de programmation. Stanford a développé un langage spécifique à un domaine, un compilateur capable de créer ces applications de gabarit et de les exécuter sur des FPGA et des ASIC.
Toujours à la conférence ISSCC, Ming-Kai Tsai, président et chef de la direction de MediaTek, a déclaré que des gens demandaient depuis le début des années 90 combien de temps durerait la loi de Moore. Mais comme Gordon Moore l’avait déclaré à l’ISSCC en 2003, "Aucune exponentielle n’est éternelle. Mais nous pouvons la retarder pour toujours". L'industrie a fait un excellent travail en maintenant plus ou moins la loi de Moore, a-t-il déclaré. Le coût du transistor a poursuivi son déclin historique. Pour un coût de 100 grammes de riz (environ 10 cents), vous ne pouviez acheter que 100 transistors en 1980, mais d’ici 2013, vous pourriez acheter 5 millions de transistors.
Tsai a déclaré que les appareils mobiles ont atteint un plafond, car les processeurs ne peuvent pas fonctionner efficacement à des vitesses supérieures à 3 GHz et parce que la technologie de la batterie ne s'est pas beaucoup améliorée. MediaTek a travaillé sur ce problème en utilisant des processeurs multicœurs et un traitement multiple hétérogène (HMP). Il a déclaré que la société avait présenté le premier vrai processeur HMP à 8 cœurs en 2013 et plus tôt cette semaine, un processeur 4 cœurs utilisant sa technologie PTP (Performance, Thermal and Power) pour augmenter encore les performances et réduire la consommation. Il a également parlé des progrès rapides dans la connectivité. De nombreuses applications mobiles auparavant impossibles sont désormais viables à cause de ces améliorations des réseaux WLAN et WWAN, a-t-il déclaré.
MediaTek travaille sur différentes technologies pour "Cloud 2.0", notamment des solutions de charge sans fil, le SoC "Aster" pour les dispositifs portables (mesurant seulement 5, 4 x 6, 6 millimètres) et des systèmes hétérogènes dans le cadre de la fondation HSA, a-t-il déclaré. Selon M. Tsai, le cloud 2.0 sera caractérisé par de nombreux autres appareils, notamment des dispositifs portables, avec beaucoup plus de radios; plus de 100 radios par personne d'ici 2030.
Les grands défis de Cloud 2.0 seront l’énergie et la bande passante, a déclaré Tsai. La première nécessitera des solutions innovantes de systèmes intégrés, de matériel informatique et de logiciels; meilleure technologie de batterie; et une forme de récupération d'énergie. La seconde nécessitera une utilisation plus efficace du spectre disponible, des réseaux adaptatifs et une connectivité plus fiable.
Quoi qu’il advienne de la fabrication de puces, il est certain que de nouvelles applications et décisions seront prises par les fabricants de puces, les concepteurs de produits et, en fin de compte, les utilisateurs finaux.
