Quelle est la prochaine étape pour les puces de serveur?

Lors de la conférence Hot Chips de cette semaine, les annonces les plus intéressantes concernaient les processeurs haut de gamme. Celles-ci sont conçues pour les gros systèmes basés sur Unix, mais elles montrent à quel point les puces haut de gamme actuelles peuvent fournir de la puissance. Ce ne sont pas les types de systèmes que la plupart d’entre nous exploitons dans les racks de serveurs de notre entreprise ou que vous voyez dans les grands centres de données, mais plutôt ceux qui exécutent des applications critiques dans les grandes entreprises, ou peut-être dans des environnements de grande taille. situations de calcul de performance.

Chaque année, Hot Chips est le lieu où de telles puces reçoivent des introductions détaillées. L'année dernière, nous avons vu Power 7+ et zNext d'IBM, le SPARC64 X de Fujitsu et le SPARC T5 d'Oracle. Cette année, nous avons appris plus de détails sur la série z, le SPARC M6 d'Oracle, ainsi que sur les successeurs des séries IBM Power et Fujitsu SPARC X..

Le plus fascinant d'entre eux est le Power8 d'IBM, qui comportera 12 cœurs pouvant chacun exécuter jusqu'à huit threads, avec 512 Ko de mémoire cache SRAM de niveau 2 par cœur (6 Mo de L2 au total) et 96 Mo de mémoire DRAM intégrée partagée en tant que cache de niveau 3. En partie, ce qui rend le système si inhabituel est une nouvelle puce de mémoire tampon appelée Centaur, qui contient 16 Mo de mémoire DRAM intégrée dans un cache L4 et un contrôleur de mémoire. Chaque puce Power8 peut se connecter à huit d’entre elles (pour un total de 96 Mo de mémoire DRAM L4 intégrée). Notez que chaque Centaure dispose également de quatre ports DDR haute vitesse pour une capacité de mémoire totale de 1 To par socket.

Power8 sera une grosse puce de 650 mm ², produite sur le processus SOI 22 nm d’IBM. (Cela est remarquable en soi, car IBM est peut-être la seule société à commercialiser ce processus.) Par rapport à la génération précédente Power 7+, qui était fabriquée sur un processus SOI de 32 nm, Power8 devrait disposer de plus de deux fois la bande passante mémoire à 230 Go / s. Selon IBM, chaque cœur devrait avoir 1, 6 fois les performances de Power7 sur des applications mono-thread et deux fois les performances SMT (symétrique multi-threaded).

IBM est passée d’une interface propriétaire à la prise en charge de PCIe Gen 3 avec sa propre interface CAPI (Coherence Attach Processor Interface), permettant ainsi aux accélérateurs tels que les FPGA (matrices de portes entièrement programmables, utilisées pour accélérer des applications spécifiques) d’obtenir une cohérence totale du cache matériel. Et il a annoncé qu'il allait octroyer une licence sur les cœurs dans le cadre de son consortium récemment annoncé, Open Power.

La société a déclaré que ses clients traditionnels de Power Systems étaient des banques, des clients financiers et des grands détaillants, mais a également évoqué la possibilité de développer les utilisations pour inclure le big data et les analyses. IBM n'a pas encore annoncé la disponibilité de ses produits, mais a déclaré dans son discours qu'il avait "un laboratoire rempli de systèmes".

IBM a également donné plus de détails sur son sous-système de processeur zEC12, prévisualisé l’année dernière sous le nom "zNext". L’architecture du système, conçue pour être utilisée dans les ordinateurs centraux de la série z, comprend jusqu’à six puces de processeur central (CP), connectées à un contrôleur de système (SC), le tout étant combiné à un module multipuce pour créer un nœud pour le système. (Chaque système peut avoir plusieurs nœuds.) Chaque CP dispose de six cœurs à 5, 5 GHz, chacun avec son propre cache L1 et L2, ainsi que 48 Mo de cache eDRAM L3 partagé pour un total de 2, 75 milliards de transistors sur une puce de 598 mm ², produits sur SOI 32nm. Le SC dispose de 192 Mo de mémoire eDRAM L4 partagée, plus les interfaces des six CP, et utilise 3, 3 milliards de transistors sur une puce de 526 mm ², également produite avec une SOI de 32 nm.

La société a déclaré que cette puce est optimisée pour les environnements hautement virtualisés, les charges de travail volumineuses à une image et le partage de données élevé entre processeurs. IBM a noté que les ordinateurs centraux restent le cœur de la plupart des systèmes de guichets automatiques, de cartes de crédit et de grandes épiceries.

Pour les systèmes Unix, Power fait généralement face à Itanium d’Intel, qui n’était pas représenté au salon de cette année, et aux conceptions SPARC d’Oracle (basées sur l’acquisition de Sun) et de Fujitsu.

Oracle a présenté en avant-première son SPARC M6, qui utilise le même cœur S3 que le précédent M5, soit un design à six cœurs / 48 fils avec un maximum de 32 sockets, mais devrait évoluer vers des conceptions plus grandes. Le M6 aura 12 cœurs / 96 threads avec 48 Mo de cache L3 et est conçu pour s’adapter à 96 sockets, à l’aide d’une puce appelée Bixby, qui joue le rôle de passerelle pour permettre une meilleure cohérence de la mémoire entre plusieurs sockets. (Pour une mise à l'échelle "sans colle", il peut gérer jusqu'à huit sockets sans navire spécial.) Par exemple, un système M5-32 actuel comprend 32 processeurs MARC SPARC et 12 puces Bixby. La M6, dotée de 4, 27 milliards de transistors, sera également fabriquée selon un processus CMOS 28 nm relativement standard.

Oracle a déclaré que le M6 avait été conçu pour les logiciels Oracle, y compris le logiciel de base et la pile de bases de données, ainsi que pour les bases de données et les applications en mémoire.

Fujitsu a dévoilé son SPARC64X +, son successeur au SPARC64 X. Encore une fois, cela ne semble pas non plus être un énorme changement; Comme son prédécesseur, il comporte 16 cœurs avec deux threads chacun, 24 Mo de cache partagé de niveau 2 et environ trois milliards de transistors sur une puce mesurant environ 600 mm ². Mais il offre des performances plus élevées, jusqu’à 3, 5 GHz, ainsi que des performances maximales bien supérieures, Fujitsu revendiquant un débit de mémoire de 448 gigaflops et 102 Go / s. Il évolue jusqu'à 64 sockets, en utilisant des blocs de construction de quatre processeurs et deux puces crossbar (qu'il appelle XB). Chaque socket peut prendre en charge jusqu'à 1 To de DRAM. Un grand changement est que les interconnexions entre les puces sont maintenant beaucoup plus rapides.

Fujitsu a également appelé ses moteurs "de logiciel sur puce" conçus pour accélérer des applications spécifiques telles que le cryptage, les bibliothèques de nombres décimaux et le traitement de bases de données.

Tant Fujitsu que Sun ont parlé de leurs années d'expérience dans la conception de puces SPARC et ont promis de nouvelles améliorations à venir.

Tous ces processeurs sont destinés à des parts relativement petites du marché des serveurs. Mais pensons à la technologie sous-jacente: prise en charge de 64 ou 96 sockets, avec un téraoctet de mémoire par socket, avec des fonctions telles que la DRAM intégrée, des interconnexions plus rapides et une meilleure cohérence. C'est tout à fait incroyable et incroyablement puissant.