La route vers les processeurs 7nm

La livraison de la prochaine génération de puces est de plus en plus difficile, mais les annonces de cette semaine à la réunion IEDM (International Electron Devices Meeting) montrent que les fabricants de puces progressent réellement dans la création de ce qu'ils appellent des processus 7 nm. Bien que les nombres de nœuds soient peut-être moins significatifs qu’ils ne l’étaient, cela montre que la loi de Moore a certes ralenti, mais qu’elle est toujours vivante, des améliorations majeures étant apportées à la génération actuelle de puces de 14 et 16 nm. En particulier, lors de la conférence de cette semaine, les représentants des grandes fonderies (sociétés qui fabriquent des puces pour le compte d'autres sociétés) -TMCM et l'alliance de Samsung, IBM et GlobalFoundries - ont annoncé leur intention de fabriquer des puces de 7 nm.

TSMC (Taiwan Semiconductor Manufacturing Company), la plus grande fonderie du monde, a annoncé un procédé de 7 nm qui permettrait une mise à l'échelle de la taille de matrice de 0, 43 fois par rapport au processus actuel de 16 nm, permettant des matrices beaucoup plus petites avec le même nombre de transistors ou la même capacité. mettre beaucoup plus de transistors dans une matrice de la même taille. Plus important encore, la société a déclaré que cette solution apportait un gain de vitesse de 35 à 40% ou une réduction de puissance de 65%. (Notez que ces chiffres s'appliquent aux transistors eux-mêmes; il est peu probable que vous constatiez une telle amélioration de la puissance ou de la vitesse d'une puce.)

Plus impressionnant encore, la société a déclaré qu’elle fabriquait déjà une puce de test SRAM 256 Mbit entièrement fonctionnelle, avec de très bons rendements. Sur la puce, la taille de cellule de la plus petite SRAM haute densité n’est que de 0, 027 µm ² (microns carrés), ce qui en fait la plus petite SRAM à ce jour. Cela indique que le processus fonctionne et TSMC a indiqué qu'il travaillait avec les clients pour que leurs puces de 7 nm soient commercialisées le plus rapidement possible. La fonderie commencera la production à 10 nm ce trimestre et les puces devraient être expédiées au début de l’année prochaine. La génération 7nm devrait entrer en production au début de 2018.

Entre-temps, le Albany Nanotechnology Center (composé de chercheurs d’IBM, de GlobalFoundries et de Samsung) a examiné ses propositions concernant une puce de 7 nm qui, selon lui, aurait le pas le plus serré (l’espace entre les différents éléments des transistors) de tous les processus annoncés.

L’alliance a déclaré que son processus 7 nm produirait les pics les plus serrés de tous les temps et offrirait une amélioration substantielle par rapport au processus 10 nm annoncé aujourd’hui. Celles-ci sont en train d'augmenter la production de Samsung et les puces seront largement disponibles au début de l'année prochaine. (GlobalFoundries a annoncé qu’elle ignorerait 10 nm et passerait directement à 7 nm.) Le nouveau processus pourrait également permettre une amélioration de la performance de 35 à 40%.

Le processus de l'alliance présente un grand nombre de différences majeures par rapport à TSMC et aux nœuds précédents. Elle utilise notamment la lithographie ultraviolette extrême (EUV) dans plusieurs niveaux critiques de la puce, tandis que TSMC utilise les outils de lithographie par immersion à 193 nm qui sont utilisés depuis des générations, mais avec davantage de multi-motifs. (Multi-motifs signifie utiliser les outils plusieurs fois sur la même couche, ce qui ajoute du temps et des défauts; le groupe a suggéré que l'utilisation de la lithographie conventionnelle sur cette conception nécessiterait jusqu'à quatre expositions de lithographie distinctes sur certaines couches critiques de la puce.) Par conséquent, il est peu probable que de telles puces soient produites avant 2018-2019 au plus tôt, car les outils EUV n'auront probablement pas le débit et la fiabilité nécessaires jusque-là.

En outre, il utilise de nouveaux matériaux à haute mobilité et de nouvelles techniques de déformation dans le silicium pour améliorer les performances.

Tant dans la conception TSMC que dans celle de l'alliance, la structure cellulaire de base sous-jacente du transistor n'a pas changé. Ils utilisent toujours des transistors FinFET et une porte à haute K / métal - les grandes caractéristiques qui définissent le dernier noeud de processus.

En raison de retards, Intel a récemment introduit une troisième génération de puces 14nm, baptisée Kaby Lake, et prévoit maintenant de poursuivre dans cette voie avec un modèle mobile à 10 nm de faible puissance appelé Cannonlake, qui devrait sortir à la fin de l'année prochaine, ainsi qu'un autre modèle de 14nm. conception de bureau connue sous le nom de Coffee Lake. Intel n'a pas encore divulgué beaucoup de détails sur son procédé 10 nm, sauf pour dire qu'il s'attend à une meilleure mise à l'échelle des transistors qu'auparavant et qu'il utilisera une lithographie conventionnelle.

Une chose à noter: dans tous ces cas, les numéros de nœud, tels que 7 nm, n’ont plus aucune relation réelle avec une caractéristique physique des puces. En effet, la plupart des observateurs pensent que le nœud 16 nm actuel de TSMC et le nœud 14 nm de Samsung sont juste un peu plus denses que le nœud 22 nm d'Intel, qui a commencé à produire en grande quantité en 2011, et sont nettement moins denses que le nœud Intel à 14 nm, qui a commencé à être commercialisé au début de 2015. Selon la plupart des prévisions, les futurs nœuds à 10 nm dont parlent TSMC et Samsung seront tout simplement meilleurs que la production à 14 nm d’Intel - Intel étant susceptible de reprendre la tête avec son propre nœud à 10 nm.

Bien sûr, nous ne saurons pas vraiment si ces processus fonctionnent correctement, ni quel type de performances et de coûts nous obtiendrons jusqu'à ce que les puces commencent à être expédiées. Cela devrait faire de 2017 et au-delà des années très intéressantes pour les fabricants de puces.

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