La loi de Moore en transition

Si jamais nous avions besoin de confirmation que la transition vers la prochaine étape de la loi de Moore était devenue plus difficile, l'annonce d'Intel la semaine dernière selon laquelle ses puces de 10 nm seraient retardées jusqu'au second semestre de 2017 semble avoir prouvé le cas. Cependant, les récentes annonces d'une foule d'autres entreprises lors de la conférence de Semicon West de la semaine dernière indiquent que les informations faisant état de la mort de la loi ont été grandement exagérées.

Le PDG d’Intel, Brian Krzanich, a annoncé le retard de 10 nm lors de l’appel aux bénéfices du deuxième trimestre de la société. Les puces étaient déjà attendues vers la fin de l'année prochaine ou le début de 2017. Entre-temps, la deuxième ligne 14 nm de la société - le processeur Core de sixième génération appelé Skylake - est qualifiée et devrait commencer à être expédiée ce trimestre (à la suite de l'introduction du premier 14 nm, connue sous le nom de Broadwell, dans une version unique à la fin de l’année dernière et plus largement au début de cette année). Selon Krzanich, il y aura une autre famille de puces de 14 nm appelée Kaby Lake, construite sur l'architecture Skylake avec quelques améliorations de performances, qui devrait paraître au deuxième semestre de 2016, tandis que le premier produit de 10 nm, appelé Cannonlake, devrait arriver dans le futur. deuxième semestre de 2017.

Rappelez-vous que la transition de 22 nm à 14 nm a été retardée de manière similaire, Krzanich citant la difficulté de la lithographie et le nombre d'étapes de multi-configuration nécessaires lors du déplacement vers chaque nouveau nœud comme cause du retard. Il a fait remarquer qu'Intel présumait que les puces de 10 nm ne seraient pas fabriquées avec la technologie de lithographie ultraviolette extrême (EUV), ce qui en fait la plus longue période de fabrication de puces sans passer à une forme de lithographie plus avancée.

Globalement, a-t-il déclaré, Intel pense désormais qu'il faudra 2, 5 ans entre les nœuds de processus (notez qu'Intel a livré les premiers circuits "Ivy Bridge" de 22 nm au début de 2012).

Krzanich a ajouté que si Intel passait de 10 à 7 nm, ils "s'efforceront toujours de revenir à deux ans" entre les nœuds. Et il a ajouté qu'Intel surveillerait la maturité de l'EVU, l'évolution de la science des matériaux et la complexité du produit lors de la prise de décision.

TSMC réitère 10 nm début 2017

Si tout ce que cela suggère suggère que la loi de Moore ralentit, les nouvelles des fonderies de semi-conducteurs, qui fabriquent des puces pour des sociétés de semi-conducteurs sans usine telles que Qualcomm, MediaTek et Nvidia, indiquent que les choses s'accélèrent. Ou du moins, ils réduisent un peu l'écart avec Intel.

Taiwan Semiconductor Manufacturing Corp. (TSMC), la plus grande fonderie du monde, a annoncé être sur la bonne voie pour expédier 10 nm au premier trimestre de 2017. TSMC a annoncé avoir démarré la production en volume de ses premiers processeurs FinFET de 16 nm au deuxième trimestre. mois. (Cela signifie des envois aux clients de TSMC, et non aux utilisateurs finaux; nous n'avons pas encore vu une telle puce dans le produit final, bien que nous nous attendions à cela dans les prochains mois.)

Le co-PDG de TSMC, Mark Liu, a déclaré que son processus de 10 nm était en bonne voie avec la livraison de produits réels au début de 2017. Il a déclaré que les pièces de 10 nm seraient 15% plus rapides à la même puissance totale, ou 35% moins à la même vitesse, avec plus que le double de la densité de porte du processus 16nm.

Si tout cela se concrétisait, les produits fabriqués selon le procédé 10 nm de TSMC pourraient arriver sur le marché environ un quart avant ceux fabriqués avec le procédé 10 nm d’Intel, ce qui constituerait un grand retournement dans le secteur. Notez cependant que TSMC a annoncé des retards dans le passé: il y a un peu plus d'un an, elle prévoyait une production de risque de 10 nm à partir de fin 2015 et a annoncé des objectifs de vitesse et de puissance plus agressifs.

Dans le même temps, l’autre grande fonderie de puces, Samsung, a annoncé qu’elle commencerait la production en série de puces de 10 nm d’ici à la fin de 2016. Samsung a expédié son premier produit FinFET de 14 nm, le Exynos 7 Octa, plus tôt cette année, dans son Galaxy S6. Ce n’est que légèrement après les premières livraisons d’Intel en volume de 14 nm (bien que les deux processus soient un peu différents), un changement radical par rapport au temps où Intel avait une longue avance en matière de technologie de processus.

Samsung a également octroyé une licence d'utilisation de sa technologie 14 nm à GlobalFoundries, qui a annoncé que le volume de la technologie 14 nm augmenterait à la fin de l'année. Parmi les clients de GlobalFoundries, on compte AMD, qui annonce avoir l'intention de déployer la technologie FinFET 14 nm dans divers produits au cours de 2016, et vient d'acquérir l'activité de fabrication de puces d'IBM.

GlobalFoundries offre une technologie FD-SOI 22 nm

GlobalFoundries envisage également d’offrir une solution différente appelée 22 nm FD-SOI (silicium sur isolant totalement épuisé), annoncée la semaine dernière. Ce processus utilise des transistors plans classiques, plutôt que des FinFET 3D, mais ici, ils sont fabriqués sur un autre type de tranche appelé SOI. GlobalFoundries affirme qu'avec cette approche, elle peut produire des puces offrant de meilleures performances et une puissance inférieure à celle du processus plan couramment utilisé à 28 nm à un coût comparable (et à un coût bien inférieur à celui des FinFET à 14 nm, qui nécessitent beaucoup plus de passes utilisant la lithographie par immersion à 193 nm). GlobalFoundries indique que le processus aboutit à une taille de matrice réduite de 20% par rapport au 28 nm.

Bien que le fabricant affirme que FinFET offre davantage de performances et est nécessaire dans certaines applications, le nouveau processus convient également aux marchés grand public de la téléphonie mobile, de l'Internet des objets, des RF et des réseaux. GlobalFoundries estime que le procédé nécessite près de 50% moins de couches de lithographie par immersion que les produits FinFET 14 nm, ce qui réduira les coûts.

Samsung prévoit également une offre FD-SOI, mais à 28 nm.

Plus loin en aval, IBM et ses partenaires ont récemment annoncé la production de puces de test de 7 nm dans un laboratoire, bien qu'il y ait évidemment un long chemin entre le laboratoire et la production en volume.

Semicon West présente de nouveaux outils

L’avenir de la fabrication de puces était également un sujet à la conférence de Semicon West de la semaine dernière, au cours de laquelle les fabricants d’équipements de fabrication de semi-conducteurs ont discuté des progrès réalisés en matière de nouvelle technologie.

Il semble y avoir un consensus général sur la feuille de route logique bien que le calendrier ne soit pas clair. La prochaine étape sera probablement le passage à des matériaux alternatifs, en particulier de nouveaux matériaux de canal (comme ceux utilisés par IBM dans sa puce de test à 7 nm), tels que le silicium germanium (SiGE) et l’arséniure d’indium gallium (InGaAs). L’idée est que de tels matériaux vont étendre l’utilisation des conceptions FinFET sur plusieurs générations, puis que l’industrie pourrait adopter une nouvelle structure de transistors, peut-être des transistors à grille, parfois appelés nanofils, quelque part autour du nœud de 5 nm.

En ce qui concerne la lithographie, ASML a déclaré que son objectif pour les équipements anti-EUV était de 1 000 plaquettes par jour avec une disponibilité de 50%, et qu’il était toujours dans l’objectif de disposer d’un EUV prêt pour une production de 7 nm, bien qu’il ne soit utilisé que pour environ cinq à dix couches critiques. et la lithographie à 193 nm fera toujours l'essentiel du travail. Ayant annoncé précédemment qu'un client américain non identifié - supposé être Intel par presque tous les observateurs - avait accepté d'acheter 15 outils de lithographie EUV, ASML a confirmé qu'Intel avait acheté six systèmes, dont deux seront livrés cette année.

Bien que la loi de Moore ait fait l’objet d’une discussion autour des puces logiques, il convient de noter que les puces de mémoire sont également en transition. Les réductions de DRAM ont considérablement ralenti. La plupart des fabricants sont actuellement dans la transition vers la DRAM 20 nm avec peut-être encore une ou deux générations de plus. Toute augmentation de la densité ou du coût devra alors provenir de capacités de production supplémentaires, de tailles de tranches plus grandes (450 mm), d’empilage de puces 3D (Hybrid Memory Cubes) ou peut-être éventuellement d’un nouveau type de mémoire, telle que la mémoire MRAM.

Sur la mémoire flash NAND, la situation est un peu différente. La mémoire flash NAND est déjà inférieure à 20 nm et, à l'instar de la mémoire DRAM, elle n'a plus beaucoup d'espace pour évoluer, mais dans ce cas, il existe une alternative claire. Le sujet d'actualité est 3D NAND, qui utilise plusieurs couches de cellules mémoire fabriquées avec des films très minces et uniformes. Il n'est plus nécessaire que les tailles des caractéristiques des cellules individuelles soient plus petites (elles sont détendues à environ 40-50 nm), mais la densité continue à évoluer (potentiellement jusqu'à 1 terabit sur une puce) en ajoutant plus de couches. La lithographie est beaucoup plus facile, mais elle nécessite des outils de niveau atomique plus avancés pour le dépôt et la gravure de ces matrices de mémoire.

Samsung est déjà en production en série et sa NAND 3D de 32 couches de seconde génération peut contenir jusqu'à 128 Go (16 Go) sur une seule puce. Cette semaine, Samsung a annoncé une nouvelle génération de disques SSD d'entreprise de 6 Gbps pouvant stocker jusqu'à 3, 86 To de données dans un facteur de forme de 2, 5 pouces, à l'aide de ces puces de 128 Gb. L’alliance Micron / Intel et SK Hynix devraient commencer la production en série de la NAND 3D au cours de cette année. Micron et Intel affirment que leur technologie d'entrefer leur permettra de fabriquer des puces plus denses, à partir de 256 Go et 384 Go, tandis que SK Hynix prévoit d'utiliser 36 couches, suivies de 48 couches l'année prochaine, pour réduire la densité. Toshiba et SanDisk suivront l'année prochaine. À Semicon West, les entreprises d’équipement ont déclaré que la transition vers la NAND 3D se produisait plus rapidement que prévu et que, selon certaines estimations, 15% de la capacité mondiale par bits se seraient déplacés d’ici la fin de l’année.