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L'un des points forts de la conférence ISSCC (International Solid States Circuits) de cette semaine était une discussion sur la manière dont l'industrie créerait des processeurs à 10 nm et moins et sur la rentabilité de cette opération.
Le boursier principal d'Intel, Mark Bohr, a prononcé un discours très couvert devant un panel dans lequel il a réitéré la conviction d'Intel selon laquelle la loi de Moore - le concept selon lequel la densité de puces peut doubler dans chaque génération suivante - se poursuit. Comme Intel l'a déjà dit, Bohr a déclaré qu'il pensait pouvoir fabriquer des puces à 10 nm et même à 7 nm en utilisant des outils de lithographie existants, bien qu'il aimerait certainement disposer d'outils de lithographie en ultraviolet extrême (EUV) prêts à fonctionner à 7 nm.
Son point important était que poursuivre la mise à l'échelle nécessitait toujours de nouvelles innovations dans les processus et la conception (comme l'introduction de connexions en cuivre, le silicium contraint, la grille à haute K / métal et la technologie FinFET), et qu'une innovation plus poussée serait nécessaire pour poursuivre le processus. mise à l'échelle à 10 et 7 nm et ci-dessous. Mais il n'a pas donné de nouveaux détails sur les modifications à apporter aux processus, matériaux ou structures qu'Intel utilisera sur les nouveaux nœuds.
Contrairement à certains rapports publiés, Bohr n'a pas confirmé qu'Intel allait expédier des pièces de 10 nm en 2016. (Etant donné qu'Intel a expédié ses premiers copeaux de 14 nm à la fin de 2014, une livraison de 10 nm l'année prochaine correspondrait à la cadence de processus typique de deux ans. Lorsque j'ai demandé au directeur général d'Intel, Brian Krzanich, si la cadence sur deux ans se poursuivrait, il a déclaré qu'Intel le croyait possible.) Le processus 14 nm d'Intel a progressé plus lentement que prévu, et Bohr a déclaré que sa ligne pilote de 10 nm présentait une amélioration de 50%. par rapport à 14 nm au même stade de son évolution, la société ne veut pas s’engager fermement.
Bohr était clair sur le fait qu'il s'attendait à ce que non seulement la mise à l'échelle des puces se poursuive, mais que, même si le coût de fabrication de chaque plaquette continue à augmenter, la densité croissante des transistors sera suffisante pour que le coût de fabrication d'Intel par transformateur continue à baisser suffisamment intéressant de continuer à mettre à l'échelle. Il l'a déjà dit, mais cela contraste avec d'autres entreprises plus sceptiques.
Il a souligné que l'histoire de la conception de puces incluait de plus en plus d'intégration, les conceptions modernes de systèmes sur puce intégrant désormais différents éléments tels que différents niveaux de puissance, des composants analogiques et des systèmes d'entrée-sortie à haute tension. L’avenir pourrait se prêter aux puces 2.5D (où des puces séparées sont connectées via un bus interne sur l’emballage) ou même à des puces 3D (où des vias traversant le silicium ou des TSV connectent plusieurs puces). Il a déclaré que de tels systèmes seraient bons pour le système. intégration, mais faible pour un coût modique.
Bohr a déclaré que les puces 3D avec TSV ne fonctionnaient pas vraiment pour les processeurs hautes performances, car on ne pouvait pas obtenir une densité de TSV suffisante ou gérer les problèmes thermiques, et que même sur les SoC mobiles, où c'est techniquement plus faisable, vraiment été utilisé car il ajoute trop de coût.
Les autres fournisseurs avaient des perspectives différentes, comme on pouvait s'y attendre.
Kinam Kim, président de Samsung Electronics, a souligné que la densité - le nombre de transistors par zone de puce - a continué d'augmenter.
Mais il a également souligné que nous approchons de la limite théorique à 1, 5 nm et que, avec le VUE combiné à l’impression quadruple, il est théoriquement possible d’atteindre 3, 25 nm. Mais il espérait que pour y parvenir, l'industrie aurait besoin de nouveaux outils, structures et matériaux.
Par exemple, il a suggéré à Samsung de déplacer sa production logique des FinFET (qu'Intel avait commencé à produire il y a quelques années et que Samsung venait juste de commencer à expédier) aux passerelles et aux contacts Nanowire autour de 7 nm, suivis des FET à effet tunnel. À ce stade, la société envisage également de nouveaux matériaux. Il a souligné que les technologies DRAM et NAND incluent déjà de nombreuses nouvelles fonctionnalités, notamment la fabrication en 3D.
Bien que TSMC n'ait pas donné de présentation technologique spécifique, la fonderie TSMC travaille également sur de nouveaux matériaux et structures alors qu'elle prépare le développement de sa fabrication en 16 nm cette année et les futurs nœuds à venir.
Sehat Sutardja, PDG de Marvell Technology Group, m'intéressait particulièrement.
Il se plaint que le coût de la création d'un "masque" (modèle de création d'une puce) a plus que doublé à chaque génération et que, aux taux actuels, il pourrait atteindre 10 millions de dollars d'ici 2018. Ces coûts et La R & D, a-t-il déclaré, créer un SoC sur la technologie FinFET actuelle n’a un sens que si le volume total de la puce à vie est très important - 25 millions d’unités ou plus. Pourtant, le marché est tellement fragmenté qu'il est difficile pour la plupart des entreprises d'avoir un volume suffisant.
Sutardja a déclaré que les SoC mobiles actuels ont "trop d'intégration pour notre propre bien", notant le nombre de fonctionnalités intégrées dans une puce mobile (telles que le Southbridge pour les connexions d'E / S, les options de connectivité pour le Wi-Fi et le Bluetooth, et le modem) ne sont toujours pas intégrés aux processeurs pour ordinateurs de bureau et portables.
Au lieu de cela, il a proposé que l'industrie passe à ce qu'il a appelé MoChi (pour Modular Chip), ce qui impliquerait un concept de type Lego consistant à brancher des composants individuels dans un "SoC virtuel". Ceci, a-t-il dit, permettra de séparer les fonctions de calcul et de non-calcul, les fonctions de processeur et de processeur graphique étant générées sur les nœuds les plus avancés et les autres fonctions sur des nœuds moins coûteux. Ces composants seront connectés via une interconnexion qui sera une extension du bus AXI. C'est une idée intéressante, en particulier pour les petits fournisseurs, bien que de nombreuses entreprises devront probablement s'y rallier pour en faire une norme viable.
Obtenir des puces plus récentes et de meilleure qualité n’a jamais été chose facile, mais cela semble plus difficile qu’aujourd’hui et certainement plus cher. Le résultat pourrait être moins de concurrents et plus de temps entre les nœuds, mais il semble toujours que la mise à l'échelle de la puce va continuer.
