Vidéo: LA LOI DE MOORE (Novembre 2024)
On a beaucoup parlé dernièrement du ralentissement de la loi de Moore et des défis auxquels sont confrontés les fabricants de puces alors qu’ils essaient de passer à des dimensions de plus en plus réduites. Certes, les ordinateurs ne vont pas plus vite qu'au même rythme et les défis auxquels sont confrontés les fabricants de puces n'ont jamais été aussi élevés. Pourtant, Intel continue d'insister sur le fait que "la loi de Moore est toujours vivante et bien", quand on parle de ses projets de production en 10 et 7 nm. Pour essayer de comprendre ce qui se passe, j’ai examiné différentes mesures de progrès et obtenu des réponses différentes.
Alors que beaucoup de gens associent loi de Moore à vitesse, c'est en fait une mesure du taux d'augmentation de la complexité de la composante minimale, indiquant plus ou moins que le nombre de transistors doublera périodiquement. Dans le document initial de 1965, ce doublement doublait chaque année, mais en 1975, Moore révisait sa projection pour doubler tous les deux ans, ce qui est généralement la marque depuis toujours.
Lors de la journée des investisseurs d'Intel le mois dernier, Bill Holt, vice-président exécutif et directeur général du groupe de technologie et de fabrication, a encore montré des diapositives suggérant que le nombre de transistors "normalisés" par zone continuait de diminuer à un rythme plus rapide que doubler, tout en rappelant que le coût de production augmentait encore plus rapidement que prévu. Le résultat, a-t-il dit, est que le coût par transistor est resté au même niveau.
Mais pour la première fois, je me souviens bien, il a souligné que différents types de transistors dans une puce exigent différentes zones de surface, les cellules de mémoire SRAM étant environ trois fois plus denses que les cellules logiques. Il a utilisé cette affirmation pour dévier des questions sur la densité moyenne des transistors par rapport aux puces Apple A9 fabriquées par Samsung ou TSMC.
Pour examiner de plus près, mon collègue John Morris et moi avons examiné les statistiques publiées par Intel sur ses puces depuis 1999, depuis le Pentium III (appelé Coppermine), produit à 180 nm, jusqu'aux puces Broadwell Core de l'an dernier, les premières avec la technologie 14nm.
Nous avons d’abord examiné l’échelle de pas de grille, la distance minimale entre les grilles constituant un transistor. La mise à l'échelle traditionnelle suggérerait que cela diminue de 70% par génération pour obtenir la mise à l'échelle globale de 50%. Sur cette mesure, il est clair que, même si la mise à l'échelle se poursuit, nous n'observons pas une réduction aussi importante que nous le pensions.
Mais d'autres techniques utilisées par les fabricants de puces changent un peu cela. En regardant les cellules de mémoire SRAM, la partie la plus dense et la plus fondamentale d'une puce, nous pouvons voir que jusqu'à récemment, cela nous donnait une réduction de 50% par génération de processus, bien qu'elle semble avoir glissé.
Ces dernières années, Intel a également mis l'accent sur la mise à l'échelle totale de la zone logique, qui est le produit du pas de la porte et du pas minimum des interconnexions métalliques qui acheminent les signaux autour de cette puce et le connectent au monde extérieur. Cela a du sens, car si les transistors logiques sont à l’échelle, mais que les interconnexions ne deviennent pas plus petites, la taille globale de la puce et son coût ne diminueront pas. Par exemple, le processus FinFET 16 nm de TSMC utilise le même processus d’alimentation en métal que sa puce plane 20 nm, de sorte qu’il offre peu de possibilités de rétraction (bien qu’il soit plus rapide et utilise moins de puissance). En termes de dimensionnement de la zone logique, Intel semble être sur la cible des dernières générations.
Il existe de nombreuses façons d’envisager les tendances, et une chose semble claire: il faut maintenant plus de temps pour se rendre au nœud suivant qu’il n’a fallu en 20 ans. Au lieu de deux ans entre les nœuds, pour les nœuds 14nm et 10nm à venir, il sera en fait plus proche de 2, 5 ans, les puces de 10nm devant arriver au second semestre 2017.
Intel souligne que sur le long terme, remontant jusqu'au premier microprocesseur, le 4004, le temps entre les nouvelles générations de technologie de puce a toujours été un peu flexible.
Intel utilise cette diapositive (que plusieurs boursiers d'Intel, Mark Bohr ont montrée à maintes reprises) pour indiquer la cadence de la loi de Moore, du premier microprocesseur, l'Intel 4004, qui utilisait 2 300 transistors sur un processus de 10 microns en 1971, jusqu'au procédé 14 nm d'aujourd'hui. En regardant ce graphique, Intel indique que la cadence moyenne est un nouveau nœud tous les 2, 3 ans. De ce point de vue, un rythme de 2, 5 ans pour les 14 et 10 nm n’est pas si significatif. Je la regarde et constate une accélération de la loi de Moore d'environ 1995 à 2012 environ, lorsque les premiers produits Ivy Bridge de 22 nm ont commencé à apparaître. Maintenant, la cadence semble ralentir une fois de plus.
(Notez qu'Intel a cessé de donner des informations sur la taille des puces et les transistors avec la génération 14 nm citant des problèmes de concurrence. Les derniers chiffres que nous avons pour un quadricœur proviennent donc de Haswell à 22 nm, qui possédait 1, 4 milliard de transistors dans une puce de 177 mm2.)
Alors, la loi de Moore ralentit-elle? Cela dépend de la façon dont vous le regardez. Il est clair que sur certaines mesures, le rythme semble s'être ralenti et que les défis auxquels sont confrontés les fabricants de puces se durcissent chaque génération. Aujourd'hui, seules quatre sociétés (Intel, GlobalFoundries, Samsung et TSMC) déclarent disposer de processus de 14 ou 16 nm. Créer une nouvelle puce sur l'un de ces nouveaux processus coûte plus cher que jamais. Mais il ya suffisamment de raisons et d’incitations pour que nous puissions voir des puces de 10 nm vers 2017 et que des puces de 7 nm, 5 nm et 3 nm suivront.
