Le processus 10 nm d'Intel: plus qu'une simple mise à l'échelle des puces

Dans une série de présentations hier, Intel a donné beaucoup plus de détails sur son prochain processus 10 nm pour la fabrication de processeurs avancés, a dévoilé un nouveau processus FinFET 22 nm conçu pour les périphériques à faible consommation et à faible coût, a suggéré une nouvelle métrique pour la comparaison des nœuds de puces. idée que "la loi de Moore est bien vivante". Ce qui m’a le plus marqué, c’est l’idée que même si les transformateurs continueront de devenir plus dense , la difficulté et le coût des nouveaux nœuds de processus obligeront à repenser complètement la conception future des puces.

Mark Bohr, Senior Intel Compagnon et directeur de l’architecture et de l’intégration des processus, a expliqué à Intel le rôle habituel qu’il occupait dans le secteur des semi-conducteurs. Il a déclaré qu'Intel continuait d'avoir une avance d'environ trois ans sur ses concurrents, même si des fonderies de puces comme Samsung et TSMC sont en train de déployer ce qu'elles appellent des processus 10 nm avant que les produits Intel à 10 nm ne sortent vers la fin de l'année. Bohr a déclaré qu'Intel avait présenté la plupart des principales avancées de l'industrie au cours des 15 dernières années, notamment des transistors en silicium contraint, en porte en métal à haute k, et des transistors FinFET (initialement appelé Intel Tri-Gate, bien qu'il soit depuis retourné à l'utilisation du nom standard de l'industrie).

Bohr a déclaré que les numéros de nœuds utilisés par tous les fabricants ne sont plus significatifs et a appelé à une nouvelle mesure basée sur le nombre de transistors divisé par la surface de la cellule, les cellules NAND comptant pour 60% de la mesure et analysées par Flip-Flop. Les cellules logiques comptent pour 40% (il est clair qu'il ne fait pas référence aux cellules de mémoire flash NAND, mais plutôt aux portes logiques NAND ou "négatives ET"). Cela vous donne une mesure en transistors par millimètre carré et Bohr a montré un graphique reflétant les améliorations d'Intel sur une telle échelle, allant de 3, 3 millions de transistors / mm2 à 45 nm à 37, 5 millions de transistors / mm2 à 14 nm, et passant à plus de 100 millions de transistors / mm ² à 10 nm.

Ces dernières années, Intel utilisait la hauteur de cellule logique temps de pas du gate comme mesure, mais Bohr a déclaré que cela ne reflétait plus toutes les avancées réalisées par Intel. Il a dit que cette mesure restait une bonne méthode relative de Comparaison, mais n'a pas donné un nombre difficile.

Bohr a déclaré que même si l'intervalle entre les nœuds augmentait (Intel n'est plus en mesure d'introduire de nouveaux nœuds tous les deux ans), la société parvient à une mise à l'échelle supérieure à la normale, ce qu'Intel appelle " hyper scaling "Il a montré un graphique démontrant qu'Intel était capable de rendre la zone logique 37% plus grande que la taille de la zone logique du nœud précédent.

Bohr a noté que d'autres parties d'un processeur, notamment la mémoire vive statique et les circuits d'entrée-sortie, ne se réduisent pas au même rythme que les transistors logiques. En résumé, il a déclaré que les améliorations apportées à la mise à l'échelle permettraient à Intel de prendre une puce qui aurait nécessité 100 mm ² à 45 nm et de produire une puce équivalente de seulement 7, 6 mm ² à 10 nm, en supposant que les caractéristiques ne seraient pas modifiées. (Bien sûr, dans le monde réel, chaque génération suivante de puce ajoute plus de fonctionnalités.)

Stacy Smith, vice-président exécutif d'Intel pour la fabrication, les opérations et les ventes, a déclaré qu'en conséquence, même si cela prend plus de temps entre les nœuds, la mise à l'échelle supplémentaire a abouti aux mêmes améliorations d'une année sur l'autre que celles des deux années précédentes. cadence fournie au fil du temps.

Ruth Brain, un Intel Compagnon et directeur de la technologie d'interconnexion et de l'intégration, a parlé de la technologie existante de la société au 14 nm, qui a commencé à produire en 2014, et a déclaré que sa densité était similaire à celle des produits au 10 nm que d'autres produits commencent à être expédiés cette année.

Elle a expliqué comment ce processus avait été introduit " hyper scaling , "en partie en utilisant une technique multi-motifs plus efficace pour créer des fonctions plus fines que les lignes 80 nm ou plus que les scanners à immersion de 193 nm actuels peuvent créer en un seul passage. Intel a déclaré qu'en utilisant une technologie appelée" double motif auto-aligné "(SADP), plutôt que la méthode Litho-Etch-Litho-Etch que d’autres fabricants utilisent, elle permet d’obtenir des résultats plus précis et cohérents, menant à de meilleurs rendements et performances.

Dans l'ensemble, Brain a déclaré que l'utilisation de hyper scaling Cela donne 1, 4 fois plus d'unités par dollar que ne le permet la mise à l'échelle traditionnelle, ce qui donne à peu près l'équivalent des économies que Intel aurait réalisées si l'industrie était passée de plaquettes de silicium de 300 mm à 450 mm (un commutateur largement utilisé). discuté, mais semble avoir été abandonné pour le moment).

Kaizad Mistry, vice-président de la société et codirecteur du développement des technologies logiques, a expliqué comment hyper scaling les techniques sont utilisées à 10 nm, et ont donné plus de détails sur le processus de la société à 10 nm, qu'il a décrit comme "une génération complète à venir" des autres technologies de 10 nm. Globalement, il a déclaré que le nœud 10 nm offrirait une amélioration de 25% des performances avec la même puissance ou une réduction de près de 50% de la puissance avec les mêmes performances par rapport au nœud 14 nm.

Mistry a décrit le processus d'Intel comme utilisant un pas de grille de 54 nm et une hauteur de cellule de 272 nm, ainsi qu'un pas d'aileron de 34 nm et un pas de métal minimum de 36 nm. Essentiellement, il a déclaré que cela signifie que vous avez des ailerons 25% plus grands et 25% plus rapprochés qu’à 14 nm. En partie, a-t-il déclaré, cela a été accompli en utilisant une "configuration à quadruple auto-alignée", en prenant un processus développé par Intel pour la multi-configuration à 14 nm et en l'étendant encore plus loin, permettant ainsi des fonctionnalités plus petites. (Mais je tiens à noter que cela semble indiquer que le pas de la porte n’est pas aussi rapide que dans les générations précédentes.)

Deux nouveaux hyper scaling les progrès ont également aidé, a-t-il déclaré. Le premier d'entre eux est "contact over actif porte ", ce qui signifie que l'emplacement où une porte traverse une ailette pour créer un transistor est maintenant directement sur le dessus au lieu de juste en dessous. Il a ajouté que cela donnait une échelle supplémentaire de 10% à la surface. La deuxième technique, qui selon Mistry avait déjà été utilisée, mais pas avec des transistors FinFET, est appelée "porte factice simple". Dans la génération 14 nm, a-t-il déclaré, les transistors d'Intel ont des "portes factices" pleines au bord de chaque cellule logique; Cependant, à 10 nm, Mistry a déclaré qu’il n’y avait qu’une demi-porte factice à chaque bord. Cela procure un avantage supplémentaire de 20% en termes d’échelle de surface effective, at-il déclaré.

Ensemble, selon Mistry, ces techniques permettent une amélioration de 2, 7 fois la densité des transistors et permettent à la société de produire plus de 100 millions de transistors par millimètre carré.

Mistry a également précisé que, comme avec 14 nm, le temps de plus en plus long entre les nœuds de processus a permis à la société d’optimiser chaque nœud chaque année. Mistry décrit en termes généraux prévoit deux nœuds supplémentaires de fabrication 10 nm avec une performance améliorée. (J'ai trouvé intéressant - et un peu inquiétant - que, bien que ces graphiques montrent clairement que les nœuds de 10 nm nécessitent moins d'énergie que les nœuds de 14 nm, ils suggèrent que les premiers nœuds de 10 nm n'offrent pas autant de performances que les derniers nœuds de 14 nm.)

Il a déclaré que le processus 10 nm ++ offrirait une performance supplémentaire de 15% supérieure à la même puissance ou une réduction de puissance de 30% à la même performance par rapport au processus initial de 10 nm.

Plus tard, Murthy Renduchintala, président du groupe des entreprises clientes et de l'architecture des systèmes IoT, s'est montré plus explicite et a déclaré que les produits de base visaient une amélioration de la performance supérieure à 15% chaque année sur une "cadence de produit annuelle".

Bohr est revenu pour décrire un nouveau processus appelé 22 FFL, ce qui signifie un traitement 22 nm utilisant des FinFET à faible fuite. Il a ajouté que ce processus permettait de réduire jusqu'à 100 fois les pertes de puissance par rapport aux systèmes planaires classiques. La technologie, et aurait plus haute densité plus élevée que tout autre processus de 22 nm, ainsi que la possibilité de FinFET plus performants. Ce qui est intéressant ici, c'est qu'une conception de puce peut utiliser deux types de transistors différents dans une même puce; transistors hautes performances pour des tâches telles que le traitement d'applications et les transistors à faibles fuites pour des circuits toujours connectés.

Cela peut être conçu pour concurrencer d’autres procédés 22 nm, tels que le procédé FDX (silicium sur isolant) 22 nm de Global Foundries. L’idée semble être qu’en optant pour 22 nm, vous pouvez éviter la double configuration et les dépenses supplémentaires que nécessitent des nœuds plus étroits, tout en obtenant de bonnes performances.

Renduchintala a expliqué comment, en tant que fabricant de périphériques intégrés (IDM), société qui conçoit et fabrique des processeurs, Intel présente l’avantage d’une "fusion entre la technologie des processus et le développement du produit". La société est en mesure de choisir parmi de nombreux types de techniques IP et de processus, y compris des transistors de sélection qui conviennent à chaque partie de sa conception, a-t-il déclaré.

Ce que j’ai trouvé le plus intéressant, c’est sa discussion sur la façon dont la conception du processeur est passée d’un cœur monolithique traditionnel à une conception «mixte». L'idée de noyaux hétérogènes n'a rien de nouveau, mais l'idée de pouvoir avoir différentes parties d'un processeur construites sur des puces à l'aide de différents processus reliés entre eux pourrait constituer un grand changement.

Cette fonctionnalité est activée par le pont EMIB (Embedded Multi Interconnect Bridge) intégré qu'Intel a commencé à commercialiser avec ses récentes technologies Stratix 10 FPGA. Il a été expliqué comment utiliser les futurs produits de serveur Xeon lors de sa récente journée des investisseurs.

Renduchintala a décrit un monde futur où un processeur pourrait avoir des cœurs de processeur et de GPU produits sur les processus les plus récents et les plus denses, avec des éléments tels que les composants d'E / S et les communications qui ne bénéficient pas autant de la densité accrue. sur un processus antérieur, et d'autres choses sur des nœuds encore plus anciens. Toutes ces matrices seraient connectées à l'aide de ce pont EMIB, ce qui permet des connexions plus rapides que les packages multi-puces traditionnels, mais son coût est inférieur à celui d'un interposeur en silicium.

Si toutes ces choses se réalisent, l'ensemble du cadre des nouveaux processeurs pourrait changer. Après avoir fabriqué un nouveau processeur entièrement sur un nouveau processus tous les deux ans, nous pouvons nous diriger vers un monde cela implique un changement beaucoup plus graduel de la technologie de traitement dans certaines parties de la puce. Cela ouvre également la possibilité d'ajouter beaucoup plus d'éléments à la puce elle-même, à partir de l'intégration de plusieurs entrées / sorties. Composants, à différents types de mémoire. À long terme, cela pourrait marquer de grands changements dans le fonctionnement des puces - et des systèmes qu’elles alimentent.

Michael J. Miller est directeur de l'information chez Ziff Brothers Investments, une société d'investissement privée. Miller, rédacteur en chef de PC Magazine de 1991 à 2005, a écrit ce blog pour PCMag.com dans le but de partager ses réflexions sur les produits liés aux PC. Aucun conseil d'investissement n'est offert dans ce blog. Tous les droits sont déclinés. Miller travaille séparément pour une société d’investissement privée qui peut à tout moment investir dans des sociétés dont les produits sont décrits dans ce blog. Aucune divulgation d’opérations sur titres ne sera effectuée.