Intel voit le chemin pour étendre la loi de Moore à 7nm

Tout en donnant très peu de détails sur ses projets de production futurs, Intel a profité de la réunion des investisseurs de la semaine dernière pour souligner à nouveau l’importance de la loi de Moore. Le cofondateur Gordon Moore a déclaré que la densité de copeaux doublerait tous les deux ans. La société a expliqué comment son processus de production en 14 nm, désormais utilisé pour ses lignes principales M et Broadwell à venir, présentait une mise à l'échelle d'une génération complète et qu'il s'attendait à une mise à l'échelle similaire de ses futurs nœuds à 10 et 7 nm, malgré les chaque noeud.

Le président-directeur général, Brian Krzanich, a commencé la réunion en expliquant comment la loi de Moore atteindrait son 50e anniversaire l'année prochaine, soulignant que cela restait l'un des impératifs stratégiques clés de la société. "Il est de notre devoir de continuer le plus longtemps possible", a-t-il déclaré.

Mais ce sont surtout Bill Holt (ci-dessus), directeur général du groupe de la technologie et de la gestion, qui a expliqué comment la société y parviendra.

Holt a souligné les problèmes rencontrés par Intel pour la montée en puissance de la technologie 14 nm, notant qu'il avait fallu plus de deux ans et demi pour obtenir un bon rendement du procédé 14 nm, au lieu de la cadence normale de deux ans. Actuellement, le rendement en 14nm n’est toujours pas aussi bon que celui à 22nm, mais il est "dans une fourchette saine" et commence à converger avec le processus précédent, qui était selon lui le processus le plus rentable jamais enregistré par Intel. En conséquence, a-t-il déclaré, les coûts de fabrication de ces pièces sont un peu plus élevés au quatrième trimestre, ce qui aura une incidence sur les marges au début de l'année prochaine, mais il s'attend à ce que cela change plus tard en 2015. "Une réduction réelle des coûts reste possible dans un environnement à forte intensité de capital. ", A déclaré Holt.

À la suite de certaines des présentations que j'ai vues au forum des développeurs Intel il y a quelques mois, Holt a expliqué pourquoi le nœud 14nm était un véritable rétrécissement, alors même qu'il convenait que la nomenclature 14nm était essentiellement dénuée de sens. "Il n'y a rien qui soit à ce sujet", a-t-il déclaré.

Mais, comparé à son prédécesseur Haswell de 22 nm, le pas entre les ailettes dans la conception du FinFET a été réduit à 0, 70x (l’objectif étant, selon lui, une réduction de 30% dans chaque dimension aurait pour résultat de réduire de moitié la surface totale d’un écran. die, en supposant qu’il ait le même nombre de transistors), mais que le pas de la porte n’a diminué que de 0, 78x. Mais, a-t-il noté, le pas d'interconnexion est plus bas que la normale à 0, 65x (de 80 nm à 52 nm) et la combinaison rend la puce complète presque inférieure de 50% (toutes choses égales par ailleurs). Il a noté que cela variait d'une partie de la puce à l'autre, la SRAM évoluant de 0, 54 fois, mais les interconnexions et les graphiques montrent une plus grande échelle.

Pour que cela fonctionne, Intel a créé des transistors à partir d'ailettes moins nombreuses, plus serrées et plus longues, afin de créer les transistors. En d'autres termes, non seulement les nageoires se sont rapprochées, mais elles sont maintenant plus longues.

Parmi les autres changements apportés à cette version, citons la première utilisation par Intel d’interfaces "intentionnelles" entre les composants, permettant de meilleures performances d’interconnexion.

En comparant une puce Broadwell de 14 nm à une version Haswell de 22 nm, Holt a déclaré que la nouvelle puce comporte 35% de transistors supplémentaires, soit 1, 3 milliard, mais 37% plus petite. performances graphiques.

Globalement, a-t-il déclaré, vous devez "réellement adapter le système" pour réduire les coûts - un domaine dans lequel Holt a déclaré qu'il pensait qu'Intel était en avance sur ses concurrents tels que Samsung et Taiwan Semiconductor Manufacturing Corp (TSMC). Il a déclaré que le coût par transistor est toujours en baisse et qu'il est même légèrement inférieur à la ligne de tendance historique à 14 nm, et qu'il resterait inférieur à la ligne à 10 nm et à 7 nm. Et, a-t-il déclaré, les nouveaux nœuds fourniraient non seulement un coût, mais également des améliorations de performances. Au moins jusqu'à 7 nm, a-t-il déclaré, "nous pouvons continuer à tenir les promesses de la loi de Moore".

Dans une autre présentation, la chef des finances, Stacy Smith, a expliqué le coût élevé de chaque nouveau nœud, en indiquant les dépenses en capital relatives nécessaires à la production de chaque nœud. Il a dit que cela devenait de plus en plus difficile et de plus en plus capitalistique.

Il a noté qu'il y avait eu une "hausse" des coûts à partir de 22 nm, en raison de la nécessité de la modélisation multiple (nécessité d'utiliser la lithographie plusieurs fois sur certaines couches de la matrice), mais a indiqué que le nombre de mises en place de plaquettes avait diminué depuis le nœud 32nm car la taille de matrice moyenne pondérée est maintenant plus petite. Dans l’ensemble, cependant, le nœud 14nm nécessite environ 30% de plus de capital que la génération précédente, mais la puce de base est 37% plus petite.

Au total, Intel dépensera environ 11 milliards de dollars en dépenses d’investissement en 2014 et prévoit de dépenser environ 10, 5 milliards de dollars en 2015. Environ 7, 3 milliards de dollars des dépenses de 2014 sont consacrés à la création de capacités de fabrication, le reste étant consacré à la recherche et au développement pour les développement de plaquettes de 450 mm et de dépenses d'entreprise typiques telles que des immeubles de bureaux et des ordinateurs.

Les dépenses sont tellement élevées, a-t-il déclaré, que c'est en partie la raison pour laquelle il n'y a plus que quatre entreprises dans le monde qui créent une fabrication de logique de pointe: Intel, Global Foundries, Samsung et TSMC.

Après la présentation des questions, les dirigeants d’Intel ont pris soin de ne pas donner trop d’informations. Interrogé sur les coûts et la possibilité de passer à la lithographie EUV, Holt a déclaré que le graphique des coûts était "intentionnellement ambigu", car ils ne savaient pas à quel point le coût historique par ligne de transistor des noeuds suivants serait inférieur. Il a ajouté qu'il pensait pouvoir atteindre le seuil inférieur sans EUV, "mais je ne veux pas."

Krzanich a déclaré que la société pensait avoir annoncé trop de ses intentions vis-à-vis de ses plans en 14nm. "Nous serons donc un peu plus prudents en matière de publication d'informations" sur les nouveaux nœuds de fabrication. Il ne s'engagerait pas dans la cadence bien connue de la société consistant à publier un nouveau nœud de processus un an et une nouvelle architecture l'année suivante, bien que M. Smith ait déclaré que la société s'attendait à être sur une "cadence assez normale" et "parlera d'environ 10 nm dans les 12 ou 18 prochains mois, le cas échéant."

NAND 3D et route vers les disques SSD 10 To

Dans un autre domaine technologique, Rob Crooke, directeur général du groupe de solutions de mémoire non volatile d'Intel (ci-dessus), a présenté une nouvelle technologie 3D pour la fabrication de puces flash NAND utilisées dans les SSD et autres dispositifs similaires. Il a suggéré que les dispositifs à semi-conducteurs ne se situent "qu'au début de la courbe d'adoption" et a déclaré que les données souhaitaient être plus proches du processeur, tout en préservant leur économie.

Il a souligné qu'Intel avait fabriqué son premier disque SSD (un modèle de 12 mégaoctets) en 1992 et que la technologie actuelle était 200 000 fois plus dense aujourd'hui. La technologie actuelle d'Intel, développée dans le cadre d'une coentreprise avec Micron, a créé une puce mémoire NAND de 256 gigabits utilisant la technologie 3D. Dans cette technologie, la mémoire est conservée dans des cubes de transistors au lieu du design traditionnel en "damier" et comprend 32 couches de matériaux avec environ 4 milliards de trous pour stocker les bits. En conséquence, a-t-il déclaré, vous pouvez créer 1 téraoctet de stockage dans environ 2 mm et plus de 10 To dans un format classique SSD.

En plus de la petite taille, Crooke a déclaré que les disques SSD offraient d’énormes améliorations en termes de performances, indiquant que 4 pouces de stockage NAND pourraient fournir 11 millions d’IOPS (opérations entrée / sortie par seconde), ce qui nécessiterait sinon 500 pieds de stockage traditionnel sur disque dur. (Il a noté que, même si les disques durs deviennent de plus en plus denses, ils n’ont pas vraiment gagné en vitesse.)