Explorez les points forts de la conférence sur les circuits à l'état solide (isscc)

Nous avons beaucoup entendu parler du ralentissement de la loi de Moore récemment, et bien que cela semble être vrai dans certains cas, dans d'autres parties du secteur des semi-conducteurs, des progrès sont en cours. Lors de la conférence ISSCC (International Solid-State Circuits Conference) la semaine dernière, les grandes tendances en matière de puces semblaient concerner le déploiement de nouveaux matériaux, de nouvelles techniques et de nouvelles idées pour continuer à augmenter la densité des transistors et à améliorer l'efficacité énergétique. Bien sûr, ce n'est pas vraiment une nouvelle. Nous avons vu cela se refléter dans les discussions sur la production de puces logiques sur de nouveaux processus 7 nm, sur la création de puces NAND 3D de 512 Go et sur une variété de nouveaux processeurs.

Les concepteurs de puces envisagent de nouvelles structures et matériaux pour les transistors, comme indiqué dans la diapositive ci-dessus de TSMC. Il a également été abondamment question de nouveaux outils pour la fabrication des transistors, y compris les avancées en lithographie telles que l’UEV et l’auto-assemblage dirigé, ainsi que de nouvelles méthodes d’emballage multiple.

Avant de rentrer dans les détails, je suis toujours étonné de constater à quel point le secteur des puces a évolué et à quel point les puces sont devenues omniprésentes dans notre vie quotidienne. Ahmad Bahai, CTO de Texas Instruments, a déclaré dans son exposé qu'en 2015, l'industrie avait vendu en moyenne 109 jetons pour chaque habitant de la planète. Son exposé a principalement porté sur le fait qu’au lieu de dominer les marchés avec une seule application (premiers ordinateurs, puis téléphones portables), l’industrie doit désormais se concentrer davantage sur "rendre tout plus intelligent", car différents types de puces se retrouvent dans un grand nombre d’applications..

L'industrie est cependant confrontée à de grands défis. Le nombre d'entreprises qui peuvent se permettre de construire des usines de fabrication de logique de pointe est passé de vingt-deux sur le nœud 130 nm à seulement quatre aujourd'hui à un nœud 16 / 14nm (Intel, Samsung, TSMC et GlobalFoundries), avec un nouveau processus des technologies coûtant des milliards de dollars à développer, et de nouvelles usines coûtant encore plus. En effet, la semaine dernière, Intel avait annoncé une dépense de 7 milliards de dollars pour développer 7 nm dans l’usine d’une usine construite en Arizona il ya quelques années.

Néanmoins, un certain nombre de présentations ont eu lieu sur les projets de diverses entreprises de passer aux processus 10 nm et 7 nm.

TSMC a déployé son processus 10 nm, et la première puce annoncée était le Qualcomm Snapdragon 835, qui devrait sortir prochainement. TSMC est peut-être le plus avancé dans la commercialisation de ce qu’il appelle un processus 7 nm, et chez ISSCC, il a décrit une puce de test SRAM 7 nm fonctionnelle. Ceci utilisera le concept de transistor FinFET, désormais standard, mais avec certains circuit techniques pour le faire fonctionner de manière fiable et efficace à la plus petite taille. TSMC a notamment annoncé la production de la première version de ses puces 7 nm en lithographie par immersion, au lieu d’attendre l’UVE comme la plupart de ses concurrents.

Rappelez-vous que ce que chacun des principaux fabricants appelle 7 nm varie énormément. Par conséquent, en termes de densité, il est possible que le processus TSMC 7 nm soit similaire au processus à venir d'Intel.

Samsung travaille également sur 7 nm, et la société a clairement indiqué qu’elle prévoyait d’attendre le vol EUV. Lors du salon, Samsung a évoqué les avantages de la lithographie EUV ainsi que les progrès réalisés dans l’utilisation de cette technologie.

NAND 3D

Certaines des annonces les plus intéressantes couvraient le flash NAND 3D 512 Go et montraient à quelle vitesse la densité du flash NAND augmentait.

Western Digital (qui a acquis SanDisk) a parlé d'un périphérique flash NAND 3D de 512 Go annoncé précédemment, et a expliqué comment ce périphérique continue d'augmenter la densité de ces puces.

Cette puce utilise 64 couches de cellules de mémoire et trois bits par cellule pour atteindre 512 Go sur une puce de 132 millimètres carrés. Ce n'est pas tout à fait aussi dense que la conception NAND 3D Micron / Intel, qui utilise une architecture différente avec les circuits périphériques sous la matrice (CuA) pour atteindre 768 Go sur une matrice de 179 millimètres carrés, mais c'est une belle avancée. WD et Toshiba ont déclaré être en mesure d'améliorer la fiabilité, de réduire de 20% les temps de lecture et d'atteindre des vitesses de traitement en écriture de 55 mégaoctets par seconde (Mbps). Ceci est en production pilote et devrait l'être en volume au second semestre 2017.

Pour ne pas être en reste, Samsung a dévoilé sa nouvelle puce NAND 3D à 512 Go à 64 couches, un an après avoir présenté un appareil de 256 Go à 48 couches. La société a tenu à démontrer que si la densité de surface du flash NAND 2D a augmenté de 26% par an de 2011 à 2016, elle a pu augmenter de 50% la densité de surface du flash NAND 3D par an depuis son introduction sur trois ans. depuis.

La puce 512Gb de Samsung, qui utilise également la technologie trois bits par cellule, présente une taille de puce de 128, 5 millimètres carrés, ce qui la rend légèrement plus dense que le design WD / Toshiba, bien que moins performante que le design Micron / Intel. Samsung a passé une grande partie de son temps à expliquer comment l’utilisation de couches plus minces posait des problèmes et comment elle avait créé de nouvelles techniques pour résoudre les problèmes de fiabilité et de puissance créés par l’utilisation de ces couches plus minces. Il a précisé que le temps de lecture est de 60 microsecondes (149 Mo / s en lecture séquentielle) et que le débit en écriture est de 51 Mo / s.

Il est clair que les trois grands camps flash NAND fonctionnent bien, et le résultat devrait être plus dense et moins coûteux en mémoire pour chacun d'entre eux.

Nouvelles connexions

L’un des sujets que j’ai trouvé le plus intéressant ces derniers temps est le concept d’un pont EMIB (Multi-Die Interconnect Bridge) intégré, une alternative aux autres technologies dites 2.5D qui combinent plusieurs mourir dans un boîtier mono-puce moins coûteux, car il ne nécessite ni interposeur ni vias silicium. Lors du salon, Intel en a parlé lors de la description d’un FPGA 1 GHz de 14 nm qui aura une taille de puce de 560 mm ² entourée de six émetteurs-récepteurs de 20 nm fabriqués séparément, même éventuellement sur d’autres technologies. (Ceci est vraisemblablement le SoC Stratix 10). Mais cela devint plus intéressant plus tard dans la semaine, alors qu'Intel décrivait comment elle utiliserait cette technique pour créer des puces de serveur Xeon à 7 nm et à la troisième génération de 10 nm.

Processeurs à l'ISSCC

L'ISSCC a vu un certain nombre d'annonces concernant de nouveaux processeurs, mais plutôt que d'annonces de puces, l'accent a été mis sur la technologie qui permet réellement de faire en sorte que les puces fonctionnent aussi bien que possible. J'étais intéressé de voir de nouveaux détails pour un certain nombre de puces très attendues.

J'espère que les nouvelles puces Ryzen utilisant la nouvelle architecture ZEN d'AMD seront bientôt disponibles. AMD a fourni de nombreux détails techniques sur la conception du noyau Zen et des différentes caches.

Il s’agit d’une puce FinFET de 14 nm basée sur une conception de base consistant en un complexe principal à 4 cœurs, une mémoire cache de niveau 2 de 2 Mo et une mémoire cache associative de niveau 3 de 8 Mo à 16 voies. La société dit la fréquence de base pour un 8-core, 16 fils version sera 3.4GHz ou supérieure, et dit que la puce offre une amélioration de plus de 40% en instructions par cycle (IPC) que la conception AMD précédente.

Le résultat est un nouveau noyau revendiqué par AMD est plus efficace que la conception actuelle d'Intel en 14nm, bien sûr, nous devrons attendre les derniers puces pour voir les performances réelles.

Comme décrit précédemment, il sera initialement disponible sur des puces de bureau connues sous le nom de Summit Ridge et devrait être disponible dans quelques semaines. Une version serveur, connue sous le nom de Naples, devrait sortir au deuxième trimestre et un APU avec cartes graphiques intégrées, destiné principalement aux ordinateurs portables, devrait paraître plus tard cette année.

IBM a donné plus de détails sur les puces Power9 qu’elle a fait ses débuts chez Hot Chips, conçues pour les serveurs haut de gamme, et maintenant décrites comme étant «optimisées pour l’informatique cognitive». Ce sont des puces de 14 nm qui seront disponibles dans des versions à la fois pour l’extension (avec 24 cœurs pouvant gérer 4 threads simultanés) ou à l’échelle (avec 12 cœurs pouvant gérer 8 threads simultanés.) Les puces supporteront le CAPI (Processeur accélérateur Coherent Interface), y compris CAPI 2.0 utilisant des liaisons PCIe Gen 4 à 16 gigabits par seconde (Gbps); et OpenCAPI 3.0, conçu pour fonctionner à 25 Gbps. En outre, cela fonctionnera avec NVLink 2.0 pour les connexions aux accélérateurs GPU de Nvidia.

MediaTek a donné un aperçu de son futur Helio X30, un processeur mobile à 10 noyaux cadencé à 2, 8 GHz, remarquable pour être le premier à être produit sur un procédé 10 nm (probablement chez TSMC).

Ceci est intéressant car il comporte trois complexes de cœur différents: le premier comprend deux cœurs ARM Cortex-A73 fonctionnant à 2, 8 GHz, conçus pour gérer rapidement des tâches difficiles; le second comporte quatre cœurs A53 à 2, 5 GHz, conçus pour les tâches les plus courantes; et le troisième comporte quatre cœurs A35 à 2, 0 GHz, utilisés lorsque le téléphone est inactif ou pour des tâches très légères. MediaTek indique que le cluster A53 basse consommation consomme 40% d'énergie en moins que le cluster haute puissance A73 et que le cluster A35 ultra-basse consommation consomme 44% d'énergie de moins que le cluster basse consommation.

Au salon, il y avait beaucoup d'articles académiques sur des sujets tels que les puces spécialement conçues pour l'apprentissage automatique. Je suis persuadé que nous verrons de plus en plus l'accent sur cette évolution, des GPU aux processeurs passivement parallèles conçus pour gérer l'informatique 8 bits, aux puces neuromorphes et aux ASIC personnalisés. C'est un domaine naissant, mais qui suscite actuellement une attention incroyable.

Encore plus loin, le plus grand défi pourrait bien être de passer à l'informatique quantique, qui est une manière complètement différente de faire de l'informatique. Bien que nous voyions davantage d’investissements, il semble encore qu’il reste encore beaucoup à faire pour devenir une technologie traditionnelle.

En attendant, cependant, nous pouvons nous attendre à beaucoup de nouveaux jetons sympas.

Michael J. Miller est directeur de l'information chez Ziff Brothers Investments, une société d'investissement privée. Miller, rédacteur en chef de PC Magazine de 1991 à 2005, a écrit ce blog pour PCMag.com dans le but de partager ses réflexions sur les produits liés aux PC. Aucun conseil d'investissement n'est offert dans ce blog. Tous les droits sont déclinés. Miller travaille séparément pour une société d’investissement privée qui peut à tout moment investir dans des sociétés dont les produits sont décrits dans ce blog. Aucune divulgation d’opérations sur titres ne sera effectuée.